【干货】一文带你搞懂JK触发器，事情原理+逻辑功效+真值表总结
各位好，今天给各位分享的是：JK触发器，主要关于JK触发器事情原理、形态方程、逻辑功效、特性方程、真值表、时序图等外容。
一、什么是JK触发器？
JK触发器是一种可以存储一位二进制信息的时序逻辑电路，是 SR 触发器的改良版，添加了一些功效。
触发器是一种边沿触发触发器，意味着仅有事先钟脉冲施加到事先钟输入时，它的输入才会改动。
底下为JK触发器的电路标记：
JK触发器的电路标记
二、JK触发器事情原理
JK触发器由两个输入 J（置位）和 K（复位）、一个时钟输入以及两个表现为 Q 和 Q' 的输入构成。
时钟输入用于触发触发器并改动其形态。Q是JK触发器的主输入，Q'是输入Q的补码。
JK触发器的内里布局可以用 NAND 门锁存器来表明。与非门是一种逻辑门，产生的输入是其输入的逻辑与的补码，JK触发器由两个与非门构成，如下图所示：
JK触发器框图
输入 J 和 K 毗连到第一与非门的输入，而第一与非门的输入毗连到第二与非门的输入。第二个与非门的输入毗连到第一个与非门的输入，也构成反应回路（这就是它们被称为时序电路的缘故）。输入时钟毗连到两个与非门，其信号决定触发器的输入何时改动。
三、JK触发器形态方程
1、JK触发器真值表
JK触发器真值表有坚持形态、复位形态、置位形态和切换形态。由于这是SR触发器的细化，因此将SR触发器的真值表细化为IK触发器的真值表。
JK触发器的真值表有两个输入，J和K，Q n表现如今形态， Q n+1表现下一个形态，如下表所示：
JK触发器真值表
2、JK触发器的勉励表
JK触发器的勉励表的如今形态用Qn表现，下一形态用Q n+1表现。JK 触发器的勉励表中每个转换的 J 和 K 输入如下：
在外表的真值表中，Q(n)代表触发器在n时候的输入，而Q(n+1)代表其在n+1时候的输入。
- 当 J 和 K 均为低电平 (0) 时，触发器的输入坚持与其先前形态相反，即Q(n) = Q(n+1)
- 当 K 为高电平 (1) 且 J 为低电平 (0) 时，触发器的输入复位为0。当 J 为高电平 (1) 且 K 为低电平 (0) 时，触发器的输入为设置为 1。
- 当 J 和 K 均为高电平 (1) 时，触发器的输入在其如今形态及其补码之间切换，即 Q(n+1) = Q'(n)
JK触发器的勉励表
- A：当 Qn = 0 且 Q n+ 1 = 0时，此条件约莫在 J = 0 且 K = 0 或 J = 0 且 K = 1 时产生（特性表），因此，所需输入 Q n+1当 J= 0 且 K= X 时，取得 = 0（不关）。
- B：当 Qn = 0 且 Q n+ 1 = 1时，这约莫产生在 J = 1 且 K = 0 或 J= 1 且 K= 1（切换条件）的情况下，这意味着在切换形式下 jk 翻转-flop 具有 J= 1 且 K= 1。因此，当 J= 1 且 K=X（不体贴）时，取得所需的输入 Q n+ 1 = 1。
- C：当 Qn = 1 且 Q n+ 1 = 0时，这约莫产生在 J=0 且 K= 1 或 J= 1 且 K=1 的情况下。因此，当 J= X（不体贴）且 K=1 时，取得所需的输入 Q n+ 1 = 0。
- D：当 Qn = 1 且 Q n+ 1 = 1时，此条件约莫在 J= 0 且 K= 0 或 J= 1 且 K=0 时产生。因此，在 J = X 且 K=0 的情况下取得所需的输入 Q n+ 1 = 1。
四、JK触发器特性方程
1、JK触发器特性表
JK触发器的特性表有坚持形态、复位形态、置位形态和切换形态。特性表有输入 J 和 K，Qn 和 Q n+1表现如今形态，表现特性表中的下一个形态，如下所示：
JK触发器的特性表
2、JK触发器特性方程
上述特性表中具有坚持形态、复位形态、置位形态和切换形态的 JK 触发器的特性方程使用三变量 k-map 如下所示。
在k-map中，列K'Qn是公用的，并且JQ'是公用的。因此，JK触发器特性方程为：
JK触发器特性方程
JK触发器特性方程
五、JK触发器的波形图怎样画？
JK触发器的波形图先画出时钟信号周期，然后依据JK触发器的真值表，勉励表，特性表，J、K、Q、Qn+1的形态，对应举行画，具体可以看下表：
JK触发器真值表
JK触发器的波形图
六、JK触发器存在一次翻转成绩
使用从输入到输入的反应毗连的 JK 触发器消弭了在 SR 没效形态的情况下两个输入都为“1”的困难，如下所示。但是，（电平触发）J = K = 1 时的条件还不完满。
JK触发器存在一次翻转成绩
思索 J = K = 1 且 Q n = 0，并使用时钟 (CLK)。颠末两个 NAND 门的转达延长时间 t pd后，输入将切换至 Q n = 1。由于这是对输入的反应，因此在另一次延长 t pd (FF)后，输入将切换回 Q n = 0 。
因此，只需存在时钟脉冲（tow），输入就会在每个 t pd(FF) 处切换，并且在时钟脉冲完毕时，Qn的值是不确定的。只需低时钟脉冲宽度善于触发器转达延长（t pd），这种情况就会持续下去。
JK触发器存在一次翻转成绩
- 因此，当(i) J = K = 1
- (ii) 当 t pd (FF) < t pw
- (iii) 当使用电平触发时，将产生竞争条件。
制止此成绩的一种办法是坚持 t pw < T pd(FF) < T。克制此成绩的最实用办法是使用主从设置。
七、主从原理脉冲触发的 JK 触发器
底下是一个基于主从原理的脉冲触发 JK 触发器：由 2 个 FF（一个主装备和一个从装备）和一个“逆变器”构成。
- 在 CLK 的上升沿（即 CLK PULSE 的+ve 沿），控制输入用于确定 MASTER 的输入
- 当 CLK 变为低电平（即 -ve 边沿 CLK PULSE）时，主机的形态传输到从机，其输入为 Q 和 Q。
- 在MS FF中，输入完全取决于SLAVE-FF的输入。
底下为主从电路JK触发器逻辑图。
主从电路JK触发器逻辑图
关于主从JK触发器的事情原理，可以查察底下的时序图：
主从JK触发器时序图
一旦时钟显现上升沿↑，即从0到1（0→1）的厘革，它就会触发主控局部。因此，此局部中的输入值会产生厘革。这些信号毗连到从属局部，但这不会在上升沿触发，由于时钟已反转。
一旦时钟信号产生下降沿↓，即从1到0的厘革（1→0），就会触发从机局部，使Q输入反应主机的输入值。
以是这个电路必要一个完备的脉冲（0→1→0）来改动输入。这就是为什么这种设置被称为脉冲触发 JK 触发器的缘故。
主从电路JK触发器真值表
八、边沿触发的 JK 触发器
与必要完备脉冲的主从计划不同，你还可以构建从上升沿 ↑ 或下降沿 ↓ 触发的边沿触发计划。底下是上升沿触发的时序图：
上升沿触发的时序图
上图体现了该电路怎样只必要 Clk 输入的上升沿来改动输入 Q 的形态。它只会在上升沿产生厘革。
边沿触发的 JK 触发器真值表
要构建仅使用上升沿信号触发的 JK 触发器，还可以使用上升沿触发的 D 触发器、非门和与非门，如下所示：
边沿触发的JK触发器电路
