DDR、DDR2、DDR3、DDR4、LPDDR区别
今天赋享DDR干系知识。
1 什么是DDR
DDR是Double Data Rate的缩写，即“双比特翻转”。DDR是一种武艺，中国大陆工程师习气用DDR称呼用了DDR武艺的SDRAM，而在中国台湾以及西欧，工程师习气用DRAM来称呼。
DDR的中心要义是在一个时钟周期内，上升沿和下降沿都做一次数据采样，如此400MHz的主频可以完成800Mbps的数据传输速率。
2 每一代DDR的基本区别
3 紧张武艺表明
3.1 VTT
VTT为DDR的地点线，控制线等信号提供上拉电源，上拉电阻是50Ω支配。VTT=1/2VDDQ，并且VTT要跟随VDDQ，因此必要自用的电源同时提供VDDQ和VTT。比如芯片TPS51206DSQT，LP2996。用专门的电源芯片，另有一个紧张的缘故，在Fly-by的拓扑中，VTT提供电流，加强DDR信号线的驱动才能。
DDR的吸收器是一个比力器，此中一端是VREF，另一端是信号，比如地点线A2在有VTT上拉的时分，A2的信号在0和1.8V间跳动，当A2电压高于VTT时，电流流向VTT。当A2低于VTT时，VTT流向DDR。因此VTT必要有提供电流和吸取电流的才能，寻常的开关电源不克不及作为VTT的提供者。别的，VTT电源相当于DDR吸收器信号输入端的直流偏执，且这个偏执即是VREF，因此VTT的噪声要越小越好，不然当A2的形态为高阻态时，DDR吸收器的比力器容易产生误触发。
上文说过，VTT相当于DDR吸收器的直流偏执，但是假如没有VTT，这个直流偏执也存在，它在芯片的内里，提供电流的才能很弱。假如仅有1个或2个DDR芯片，走Fly-by拓扑，那么不必要外部的VTT上拉。假如有2个以上的DDR芯片，则一定必要VTT上拉。
3.2 Prefetch
Prefetch字面意思就是预存取，每一代的DDR预存取轻重不同，详见第2章中表格。以DDR3为例，它的Prefetch=8n，相当于DDR的每一个IO都有一个宽度为8的buffer，从IO过来8个数据后，在第8个数据过来后，才把这8个数据一次性的写入DDR内里的存储单位。下图是一个外貌的表明，同时我们眷注一下几个速率。DDR3的时钟是800MHz，Data Rate是1600Mbps，由于这个Buffer的存在，DDR内里的时钟只必要200MHz就可以了（注意DDR内里不是双比特翻转采样）。
我们来做一个频率比力表，如下：
DDR内里的最小存储单位（1bit）是一个晶体管+一个电容，电容会放电，必要不休的“改造”（充电）才干坚持正常的事情形态，由于电容充放电必要时间，DDR内里的频率受限于此，很难提高，现在武艺寻常在100~200MHz。因此必要用Prefetch武艺来提内里数据高吞吐率（但是就是串并转换原理）。Prefetch位宽的提高，是DDR2,3,4十分明显的厘革。
第一段提到，关于DDR3，在第8个数据过来后，FIFO满了，然后才把这8个数据一次性的写入DDR内里的存储单位，那么必必要求DDR的内里时钟和外部时钟有一定的束缚干系，FIFO满的时分一定是以DQS下降沿采样完毕的，数据手册中对DQS的下降沿与clk有一个创建时间和坚持时间的束缚要求的目标原本是如此。
3.3 SSTL
SSTL（Stub Series Terminated Logic）接口标准也是JEDEC所承认的标准之一。该标准专门针对高速内存(特别是SDRAM)接口。SSTL划定了开关特点和特别的端接方案。
SSTL标准划定了IC供电，IO的DC和AC输入输入门限，差分信号门限，Vref电压等。SSTL_3是3.3V标准，SSTL_2是2.5V标准，SSTL_18是1.8V标准，SSTL_15是1.5V。
SSTL最大的特点是必要终端婚配电阻，也叫终端落幕电阻，上拉到VTT（1/2VDDQ）。这个短接电阻最大的作用是为了信号完备性，特别是在1拖多的Fly-by走线拓扑下，还能加强驱动才能。
3.4 Bank
以下图为例，一个Bank中包含多少个Array，Array相当于一个表单，选中“行地点”和“列地点”后，表单中的一个单位格就被选中，这个单位格就是一个bit。Bank中的一切Array的行地点是连在一同的，列地点也是。那么选中“行地点”和“列地点”后，将一同选中一切Array的bit。有几多个array，就有几多个bit被选中。以DDR3为例，Data线宽度是32，prefetch是8，那么Array就有32x8=256.内里一次利用会选中256bit的数据。
Bank数目越多，必要的Bank选择线越多，DDR3有8个bank，必要3个BA信号BA0~2。BA，行地点，列地点协同构成了存储单位的拜候地点，缺一不成。
3.5 DDR的容量盘算
下图是DDR3 1Gb的寻址设置，以此中128Mbx8为例分析，此中x8表现IO数据（DQ）位宽度。
我的了解是，这个page size更像是逻辑上的一个页，并不是一个bank中，一行的一切bit，由于一行的一切bit要思索prefetch宽度。
上表是JESD-3D中的表格，Row Address和Column Address都是真实必要寻址的地点，其他用处的地点好比A10，A12大概A11等并没有盘算在内。在盘算时，不要由于有A13，就以为Column Address就是A0~A13。
3.6 Burst
Burst字面意思是突发，DDR的拜候都是以突发的办法一连拜候同一行的相邻几个单位。举行Brust时，必要有几个参数：
Burst Length：一次突发拜候几个列地点。
Read/Write: 是读照旧写
Starting Column：从哪一列开头Burst
Burst：突发的排序。
下图是DDR3中突发典范温和序，Burst是经过A12/BC#选择的。但关于DDR，DDR2和DDR4，不一定就是经过A12/BC#，详见PIN界说章节。
3.7 DDR的tRDC，CL，tAC
在实践事情中，Bank地点与相应的行地点是同时发射的，此时这个下令称之为“行激活”（Row Active）。在此之后，将发送列地点寻址下令与具体的利用下令（是读照旧写），这两个下令也是同时发射的，以是寻常都市以“读/写下令”来表现列寻址。依据干系的标准，从行好效到读/写下令发射之间的距离被界说为tRCD，即RAS to CAS Delay（RAS至CAS延长，RAS就是行地点选通脉冲，CAS就是列地点选通脉冲），我们可以了解为行选通周期。tRCD是DDR的一个紧张时序参数，广义的tRCD以时钟周期（tCK，Clock Time）数为单位，好比tRCD=3，就代表延长周期为两个时钟周期，具体到确切的时间，则要依据时钟频率而定，DDR3-800，tRCD=3，代表30ns的延长。
接下去，干系的列地点被选中之后，将会触发数据传输，但从存储单位中输入到真正显如今内存芯片的 I/O 接口之间还必要一定的时间（数据触发本身就有延长，并且还必要举行信号扩大），这段时间就好坏常出名的 CL（CAS Latency，列地点脉冲选通埋伏期）。CL 的数值与 tRCD 一样，以时钟周期数表现。如 DDR3-800，时钟频率为 100MHz，时钟周期为 10ns，假如 CL=2 就意味着 20ns 的埋伏期。不外CL只是针对读取利用。
由于芯片体积的缘故，存储单位中的电容容量很小，以是信号要颠末扩大来确保其好效的识别性，这个扩大/驱开事情由S-AMP卖力，一个存储体对应一个S- AMP通道。但它要有一个准备时间才干确保信号的发送强度（事前还要举行电压比力以举行逻辑电平的推断），因此从数据I/O总线上多数据输入之前的一个时钟上升沿开头，数据即已传向S-AMP，也就是说此时数据以前被触发，颠末一定的驱动时间终极传向数据I/O总线举行输入，这段时间我们称之为 tAC（Access Time from CLK，时钟触发后的拜候时间）。
现在内存的读写基本都是一连的，由于与CPU互换的数据量以一个Cache Line（即CPU内Cache的存储单位）的容量为准，寻常为64字节。而现有的Rank位宽为8字节（64bit），那么就要一次一连传输8次，这就触及到我们也常常能碰到的突发传输的看法。突发（Burst）是指在同一行中相邻的存储单位一连举行数据传输的办法，一连传输的周期数就是突发长度（Burst Lengths，简称BL）。
在举行突发传输时，只需指定起始列地点与突发长度，内存就会依次地主动对后方相应数目标存储单位举行读/写利用而不再必要控制器一连地提供列地点。如此，除了第一笔数据的传输必要多少个周期（主要是之前的延长，寻常的是tRCD+CL）外，自后每个数据只需一个周期的即可取得。
突发一连读取形式：只需指定起始列地点与突发长度，后续的寻址与数据的读取主动举行，而只需控制好两段突发读取下令的距离周期（与BL相反）即可做到一连的突发传输。
谈到了突发长度时。假如BL=4，那么也就是说一次就传送4×64bit的数据。但是，假云云中的第二笔数据是不必要的，怎样办？还都传输吗？为了屏蔽不必要的数据，人们接纳了数据掩码（Data I/O Mask，简称DQM）武艺。经过DQM，内存可以控制I/O端口取消哪些输入或输入的数据。这里必要重申的是，在读取时，被屏蔽的数据仍旧会从存储体传出，只是在“掩码逻辑单位”处被屏蔽。DQM由北桥控制，为了准确屏蔽一个P-Bank位宽中的每个字节，每个DIMM有8个DQM 信号线，每个信号针对一个字节。如此，关于4bit位宽芯片，两个芯片共用一个DQM信号线，关于8bit位宽芯片，一个芯片占用一个DQM信号，而关于 16bit位宽芯片，则必要两个DQM引脚。
在数据读取完之后，为了腾出读出扩大器以供同一Bank内其他行的寻址并传输数据，内存芯片将举行预充电的利用来关闭如今事情行。照旧以外表谁人Bank表现图为例。如今寻址的存储单位是B1、R2、C6。假如接下去的寻址下令是B1、R2、C4，则不必预充电，由于读出扩大器正在为这一行办事。但假如地点下令是B1、R4、C4，由于是同一Bank的不同行，那么就必必要先把R2关闭，才干对R4寻址。从开头关闭现有的事情行，到可以掀开新的事情行之间的距离就是tRP（Row Precharge command Period，行预充电好效周期），单位也是时钟周期数。
3.8 ODT
ODT是内建中心的落幕电阻，它的功效是让一些信号在落幕电阻处斲丧完，避免这些信号在电路上构成反射。换句话说就是在片内设置切合的上下拉电阻，以取得更好的信号完备性。被ODT校准的信号包含：
- DQ, DQS, DQS# and DM for x4 configuration
- DQ, DQS, DQS#, DM, TDQS and TDQS# for X8 configuration
- DQU, DQL, DQSU, DQSU#, DQSL, DQSL#, DMU and DML for X16 configuration
当一个CPU挂了很多个DDR芯片的时分，他们是共用控制线，地点线的，走线一定要分叉，假如没有中端婚配电阻，一定会产生信号完备性成绩。那么假如仅有一个DDR芯片的时分，需不必要呢？正常情况下，走线很短，有切合端正，是不必要的。
下图是DDR中的IO上下拉电阻，RON是DDR的输入布局的上下拉电阻，RTT是DDR输入布局的上下拉电阻。这两个电阻的阻值都是可调的。
下图是RON的调治，注意这不是ODT的职责，调治是经过存放器完成。
下图是RTT的调治，是ODT要做的事变，并且RTT的档位要多，也是经过存放器调治的。
注意，DDR3的PIN界说上有一个引脚是ODT，假如ODT=0，DRAM Termination State功效关闭；ODT=1，DRAM Termination State的功效参考存放器设置。如下是一个真值表。由于DRAM Termination State十分耗电，以是不必的时分最好不要掀开。
3.9 DDR3的ZQ
ZQ信号在DDR3年代开头引入，要求在ZQ引脚安排一个240Ω±1%的高精度电阻到地，注意必需是高精度。并且这个电阻是必需的，不克不及省略的。举行ODT时，是以这个引脚上的阻值为参考来举行校准的。
校准必要调停内里电阻，以取得更好的信号完备性，但是内里电阻随着温度会有些渺小的厘革，为了将这个厘革改正归来回头，就必要一个外部的准确电阻作为参考。具体来讲，就是为RTT和RON提供参考电阻。
3.10 OCD
OCD 是在 DDR-II 开头到场的新功效，并且这个功效是可选的，有的材料外表又叫离线驱动调停。OCD的主要作用在于调停 I/O 接口端的电压，来补偿上拉与下拉电阻值， 从而调停DQS 与 DQ 之间的同步确保信号的完备与可靠性。调校时期，分散测试 DQS 高电安然 DQ高电平，以及 DQS 低电安然 DQ 高电平的同步情况。假如不满意要求，则经过设定突发长度的地点线来传奉上拉 / 下拉电阻品级（加一档或减一档），直到测试及格才退去 OCD 利用，经过 OCD 利用来变小 DQ 、 DQS的倾斜从而提高信号的完备性及控制电压来提高信号品格。由于在寻常情况下对使用情况安定水平要求并不太高，只需存在差分 DQS时就基本可以确保同步的准确性， 并且 OCD 的调停对其他利用也有一定影响， 因此 OCD 功效在平凡台式机上并没有什么作用，其优点主要表如今对数据完备性十分敏感的办事器等高端产物范畴。
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4 DDR3的PIN界说
底下是三星K4B4G0446Q/K4B4G0846Q的PIN界说，每一个都有很具体的表明。
以x8的设置为例，如下是其Ball Map。
- 一对时钟线CK和CKn
- 数据线DQ0~DQ7共8位。
- 一对差分对DQS和DQSn
- 地点线A0~A15，此中，A10和A12有特别用处。
- 行选中信号RASn
- 列选中信号CASn
- 写使能Wen
- 片选CSn
- Bank选择BA0~2
- 一个Reset信号，是DDR3新增的一项紧张功效，并为此专门准备了一个引脚。这一引脚将使DDR3的初始化处理变得简便。当Reset下令好效时，DDR3 内存将中止一切的利用，并切换至最少数活动的形态，以浪费电力。在Reset时期，DDR3内存将关闭内在的大局部功效，一切数据吸收与发送器都将关闭，且一切内里的步骤安装将复位，DLL（延长锁相环路）与时钟电路将中止事情，乃至不理会数据总线上的任何动态。如此一来，该功效将使DDR3到达最节流电力的目标。
- ZQ和ODT PIN上文以前分析。
5 DDR的走线端正
DDR的信号线必要分组：
- 数据线一组（DQ,DQS,DQM），偏差控制在20mil以内；
- 控制线一组（Address，控制线，时钟），以时钟为中央，偏差控制在100mil以内。
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